低功耗能量回收時鐘發(fā)生器和觸發(fā)器的設(shè)計
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4.6
在深入研究能量回收和門控時鐘技術(shù)的基礎(chǔ)上,提出了能量回收時鐘發(fā)生器和觸發(fā)器的新型設(shè)計方案。該方案在SMIC0.35μm CMOS標準工藝下,利用Spectre軟件進行仿真。仿真結(jié)果表明,采用能量回收技術(shù)后,新型結(jié)構(gòu)的功耗比傳統(tǒng)結(jié)構(gòu)下降約42%;采用門控時鐘技術(shù)后,新型結(jié)構(gòu)的功耗比傳統(tǒng)結(jié)構(gòu)下降約65%。
時鐘低擺幅三值雙邊沿低功耗觸發(fā)器的設(shè)計
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通過對各類多值觸發(fā)器的研究,提出了一種反饋保持型時鐘低擺幅三值雙邊沿低功耗新型觸發(fā)器(feedbackkeeperlow-swingclockternarylow-powerdouble-edge-triggeredflip-flop,fk-lsctlpdff)設(shè)計方案。該方案利用反饋保持避免電路因輸入信號瞬間毛刺引起的錯誤翻轉(zhuǎn),利用時鐘信號雙邊沿跳變敏感抑制冗余跳變,利用時鐘低擺幅降低三值觸發(fā)器功耗。該電路與三值單邊沿觸發(fā)器相比,在保持相同數(shù)據(jù)吞吐量的條件下,可使時鐘信號的頻率減半,從而降低整個電路的系統(tǒng)功耗。通過pspcie模擬,驗證了所設(shè)計電路具有正確邏輯功能,低功耗特性明顯。
多值低功耗雙邊沿觸發(fā)器的簡化設(shè)計
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該文介紹了數(shù)字電路中冗余模塊的概念及去除冗余模塊對低功耗設(shè)計的意義,并進一步將這一低功耗設(shè)計思想應(yīng)用于基于三值時鐘的三值雙邊沿觸發(fā)器的設(shè)計中,對其進行了簡化設(shè)計和模擬,指出簡化設(shè)計后的觸發(fā)器比原觸發(fā)器結(jié)構(gòu)簡單,且模擬結(jié)果表明其邏輯功能正確且能有效地降低功耗。
一種用于廣域電力系統(tǒng)穩(wěn)定器控制工程的時鐘發(fā)生器
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4.5
時鐘同步技術(shù)是廣域測量系統(tǒng)(wams)的關(guān)鍵技術(shù)之一,基于wams的廣域電力系統(tǒng)穩(wěn)定器(pss)控制系統(tǒng)一般由相量測量單元(pmu)和服務(wù)器以及控制機組成,時間同步和時延控制是廣域pss控制應(yīng)用取得成功的決定性因素。探討了廣域pss控制系統(tǒng)中時間同步的需求,針對pmuserver及控制端的時鐘同步應(yīng)用,提出了一種結(jié)合gps授時和cpu時間戳計數(shù)器(tsc)守時的時鐘發(fā)生器gps_tscclock。該時鐘發(fā)生器實現(xiàn)簡單、可靠,精度高,實驗證明該方法能有效提供滿足廣域pss控制工程應(yīng)用的實時時鐘。
時鐘發(fā)生器在廣域電力系統(tǒng)穩(wěn)定器控制工程中的應(yīng)用研究
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根據(jù)現(xiàn)下電力系統(tǒng)運行的穩(wěn)定控制效果以及內(nèi)部時鐘發(fā)生器的校準程度進行必要的簡單、可靠性的控制,實現(xiàn)整個廣域測量系統(tǒng)內(nèi)部的穩(wěn)定相量測量單元以及服務(wù)器高端配備需求,使得整個系統(tǒng)的穩(wěn)定器根據(jù)一定同步的時間要素以及較為先進的電網(wǎng)低頻振蕩抑制手段,確保不同廠站數(shù)據(jù)的同時間控制效果,滿足總體電力控制效益的不斷改進。
時鐘邊沿可控雙邊沿觸發(fā)器設(shè)計及其應(yīng)用
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本文設(shè)計了時鐘邊沿可控雙邊沿觸發(fā)器,在傳統(tǒng)的雙邊沿觸發(fā)器內(nèi)部增加時鐘控制電路,實現(xiàn)對單個時鐘邊沿的控制。同時,提出了基于隔態(tài)封鎖技術(shù)的時序電路設(shè)計方法,可封鎖時鐘信號中所有冗余邊沿的觸發(fā)行為。hspice模擬與能耗分析證明,本文設(shè)計的電路不僅能夠封鎖所有的冗余時鐘邊沿的觸發(fā),而且可以簡化組合電路部分的設(shè)計,從而實現(xiàn)更低的系統(tǒng)功耗。
門電路和觸發(fā)器
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1 第九節(jié)門電路和觸發(fā)器 電子電路通常分模擬電子電路和數(shù)字電子電路兩大類。前面介紹的放大電路屬于第 一類,電路中的工作信號是連續(xù)變化的電信號(模擬信號)。數(shù)字電路的基本工作信號是 二進制的數(shù)字信號,它在時間上和數(shù)值上是離散的,即不是連續(xù)漸變的,而且只有0和 1兩個基本數(shù)字,反映在電路上就是低電平和高電平兩種狀態(tài)。因此在穩(wěn)態(tài)時,電路中 的半導(dǎo)體器件都是工作在開、關(guān)狀態(tài)。數(shù)字電路是由幾種最基本的單元電路組成的。在 這些基本單元中,對元件的精度要求不高,只要在工作時能夠可靠地區(qū)分0和1兩種狀 態(tài)就可以了。數(shù)字電路中研究的主要問題是輸入信號的狀態(tài)(0或1)和輸出信號的狀態(tài) (0或1)之間的關(guān)系,即所謂邏輯關(guān)系,采用的數(shù)學(xué)工具是邏輯代數(shù)。 一、邏輯代數(shù)基礎(chǔ) 在邏輯代數(shù)中變量具有二值性,即只有兩個可能的取值“0”和“1”。 (一)基本的邏輯運算 邏輯代數(shù)的基本
利用觸發(fā)器進行數(shù)據(jù)實時傳輸?shù)脑O(shè)計與實現(xiàn)
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利用sqlserver2000數(shù)據(jù)庫自身的觸發(fā)器功能,設(shè)計了一種數(shù)據(jù)實時傳輸?shù)姆绞?簡化了網(wǎng)絡(luò)通信模塊的程序設(shè)計,提高了系統(tǒng)的可擴展性和可維護性。
信號發(fā)生器的設(shè)計
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本設(shè)計是基于軟件進行信號發(fā)生器的設(shè)計。此信號發(fā)生器完成正弦波、三角波、鋸齒波以及脈沖信號的產(chǎn)生。ewb被稱為電子工作平臺,為電子電路的設(shè)計提供了一個良好的工作平臺。使用ewb進行電路設(shè)計,可根據(jù)需要改變電路結(jié)構(gòu)和調(diào)整元件參數(shù),從而達到電路設(shè)計的要求,并且為設(shè)計電子電路節(jié)省時間、財力。
DDS信號發(fā)生器的設(shè)計
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4.8
利用現(xiàn)場可編程邏輯門陣列(fpga)實現(xiàn)直接數(shù)字頻率合成(dds)原理以及以dds為核心的信號發(fā)生器的設(shè)計,并給出了以單片機80c51為內(nèi)核的fpga的設(shè)計方案及信號發(fā)生器產(chǎn)生的仿真波形。
信號發(fā)生器的設(shè)計
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本系統(tǒng)基于ddfs技術(shù),利用單片機和可編程邏輯器件相結(jié)合的方法設(shè)計了一種通用型波形發(fā)生器。實現(xiàn)了能產(chǎn)生正弦波、方波、三角波三種波形,同時能夠方便改變輸出波形頻率和幅度等功能。
基于D觸發(fā)器的2N進制循環(huán)碼產(chǎn)生器的設(shè)計
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4.5
用傳統(tǒng)時序邏輯電路設(shè)計方法,可實現(xiàn)利用d觸發(fā)器對2n進制循環(huán)碼產(chǎn)生電路的設(shè)計。但設(shè)計過程較繁瑣,容易出錯。針對上述問題提出了一種利用d觸發(fā)器設(shè)計2n進制循環(huán)碼產(chǎn)生電路的簡單方法。
一種抗單粒子全加固D觸發(fā)器的設(shè)計
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采用當前成熟的兩種抗單粒子翻轉(zhuǎn)鎖存器構(gòu)成了主從d觸發(fā)器,在d觸發(fā)器加固設(shè)計中引入了時鐘加固技術(shù),對輸出也采用了加固設(shè)計。仿真對比顯示本設(shè)計的加固效果優(yōu)于國內(nèi)同類設(shè)計。
基于斯密特觸發(fā)器的簡易數(shù)字相位計設(shè)計
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4.4
基于斯密特觸發(fā)器精確波形變換特性實現(xiàn)對兩路輸入信號的波形轉(zhuǎn)換與校正,利用stc5410單片機計算輸出,設(shè)計一款簡易數(shù)字相位計,完成對兩路信號相位差的測量,具有測量精度高,成本低,外圍電路簡單等優(yōu)點.
一種新型容侵系統(tǒng)觸發(fā)器研究與設(shè)計
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容侵技術(shù)提供了系統(tǒng)在遭受攻擊的情況下連續(xù)提供服務(wù)的能力。容侵系統(tǒng)的根本觸發(fā)點在于根據(jù)監(jiān)控到的服務(wù)器運行狀態(tài),提供不同策略的安全保護。借鑒網(wǎng)絡(luò)安全問題與生物免疫系統(tǒng)的驚人相似性(兩者都要在不斷變化的環(huán)境中維持系統(tǒng)的穩(wěn)定性),基于人工免疫思想,結(jié)合數(shù)據(jù)挖掘技術(shù)knn,設(shè)計了一個基于免疫分類算法的容侵系統(tǒng)觸發(fā)器,詳細描述了其設(shè)計思想、主要算法、工作原理和模塊結(jié)構(gòu),并對其進行了仿真實驗。相比現(xiàn)有ids主要通過監(jiān)控已知的攻擊方式和手段實現(xiàn)監(jiān)控不同,此系統(tǒng)監(jiān)控服務(wù)器自身性能,而與攻擊方式無關(guān)。仿真結(jié)果表明,該觸發(fā)器可以對其所在的服務(wù)器狀態(tài)進行實時地、動態(tài)地監(jiān)控,容侵系統(tǒng)可以根據(jù)該觸發(fā)器所反應(yīng)出的當前服務(wù)器狀態(tài),提供不同級別的服務(wù)和執(zhí)行不同策略的安全保護,具有一定的實用價值。
基于PSOC的低功耗智能IC卡讀卡器設(shè)計
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4.5
介紹了atmel公司的t5557智能ic卡的特點,提出了一種以cypress公司cy21534控制器為核心的低功耗智能ic卡讀卡器實現(xiàn)方案,詳細介紹了該方案的硬件電路和軟件流程,重點分析了設(shè)計中的關(guān)鍵問題。
PCIe時鐘發(fā)生器和時鐘緩沖器產(chǎn)品組合
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4.4
產(chǎn)品組合包括現(xiàn)用si5214x時鐘發(fā)生器和si5315x時鐘緩沖器,此兩款產(chǎn)品針對功耗和成本敏感型pcie應(yīng)用;同時還包括針對fpga和soc設(shè)計應(yīng)用的si5335網(wǎng)絡(luò)定制時鐘發(fā)生器/緩沖器,這些設(shè)計要求支持多種差分時鐘格式,同時還需符合pcie標準。
具有抗差分能量攻擊性能的JK觸發(fā)器設(shè)計
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4.8
通過對傳統(tǒng)觸發(fā)器結(jié)構(gòu)和旁道攻擊密碼系統(tǒng)原理的研究,提出一種具有抗差分能量攻擊性能的jk觸發(fā)器設(shè)計方案。首先,根據(jù)雙軌預(yù)充邏輯電路交替處于預(yù)充階段與求值階段的特點,結(jié)合觸發(fā)器的特征方程,推導(dǎo)出具有抗差分能量攻擊性能的jk觸發(fā)器的狀態(tài)方程;然后,根據(jù)場效應(yīng)管寬長比對數(shù)據(jù)傳輸速率的影響,采用靈敏放大型邏輯,得到相應(yīng)的觸發(fā)器電路結(jié)構(gòu)。hspice模擬驗證表明,所設(shè)計電路具有正確的邏輯功能。與傳統(tǒng)jk觸發(fā)器比較,該結(jié)構(gòu)具有顯著的抗差分能量攻擊性能。
一種具有掉電數(shù)據(jù)保持功能的觸發(fā)器設(shè)計
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4.7
提出了一種用相變器件作為可擦寫存儲單元的具有掉電數(shù)據(jù)保持功能的觸發(fā)器電路.該觸發(fā)器由四部分組成:具有恢復(fù)掉電時數(shù)據(jù)的雙置位端觸發(fā)器dff、上電掉電監(jiān)測置位電路(poweron/offreset)、相變存儲單元的讀寫電路(readwrite)和reset/set信號產(chǎn)生電路,使之在掉電時能夠保存數(shù)據(jù),并在上電時完成數(shù)據(jù)恢復(fù).基于0.13μmsmic標準cmos工藝,采用candence軟件對觸發(fā)器進行仿真,掉電速度達到0.15μs/v的情況下,上電時可以在30ns內(nèi)恢復(fù)掉電時的數(shù)據(jù)狀態(tài).
基于R-SET結(jié)構(gòu)的邏輯門電路和觸發(fā)器設(shè)計
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4.8
提出一種基于單電子晶體管的新型電路結(jié)構(gòu)——r-set結(jié)構(gòu),并從r-set結(jié)構(gòu)的反相器著手對該結(jié)構(gòu)電路的工作原理和性能進行了分析.構(gòu)造出基于r-set結(jié)構(gòu)的或非門、一位數(shù)值比較器、sr鎖存器和d觸發(fā)器.通過對各電路進行spice仿真,驗證了各電路的正確性.最后對r-set和互補型set2種結(jié)構(gòu)的d觸發(fā)器進行性能比較,得出r-set結(jié)構(gòu)的d觸發(fā)器具有結(jié)構(gòu)簡單,功耗低,延時小的特點.
一種施密特觸發(fā)器型壓控振蕩器的設(shè)計與仿真
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4.8
傳統(tǒng)施密特型壓控振蕩器存在輸入電壓下限值較高、最高振蕩頻率較低等缺點。針對這兩個問題,文中介紹了一種具有新型充放電電路結(jié)構(gòu)的施密特型壓控振蕩器,并在0.18μm工藝下對電路進行了仿真。結(jié)果表明,相對于傳統(tǒng)施密特型壓控振蕩器,新型振蕩器輸入電壓下限值有所下降,且最高振蕩頻率也有明顯提升。
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職位:建筑智能化照明動力工程師
擅長專業(yè):土建 安裝 裝飾 市政 園林