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本文主要使用時域分析工具對 DDR3設計進行量化分析，介紹了影響信號完整性 的主要因素對 DDR3進行時序分析，通過分析結果進行改進及優(yōu)化設計。 1 概述 當今計算機系統(tǒng) DDR3存儲器技術已得到廣泛應用，數(shù)據(jù)傳輸率一再被提升，現(xiàn) 已高達 1866Mbps。在這種高速總線條件下，要保證數(shù)據(jù)傳輸質量的可靠性和滿 足并行總線的時序要求，對設計實現(xiàn)提出了極大的挑戰(zhàn)。 本文主要使用了 Cadence公司的時域分析工具對 DDR3設計進行量化分析，介紹 了影響信號完整性的主要因素對 DDR3進行時序分析，通過分析結果進行改進及 優(yōu)化設計，提升信號質量使其可靠性和安全性大大提高。 2 DDR3介紹 DDR3內存與 DDR2內存相似包含控制器和存儲器 2個部分，都采用源同步時序， 即選通信號 (時鐘 )不是獨立的時鐘源發(fā)送， 而是由驅動芯片發(fā)送。 它比 DR2有更 高的數(shù)據(jù)傳輸率，最高可達 1866Mb
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