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提高指令級并行度是微處理器體系結構發展的重要方向,也是開發基于FPGA的高性能微處理器的重要內容之一。本文論述了一個基于FPGA的流水線微處理器的指令流水線結構和系統設計,針對在指令流水執行過程中出現的相關問題,提出了相應的檢查算法及解決方法。通過一個典型程序對流水線微處理器功能進行仿真,其運行結果表明此微處理器的最大吞吐率為一個時鐘周期解釋完一條指令,證實了流水線微處理器設計的正確性和高性能。該微處理器的設計在開發未來具有微處理功能的專用集成電路設計方面具有較高的實用價值。
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介紹一款32位CISC結構微處理器"LongtiumC2"的流水線設計。針對CISC結構微處理器流水線設計的難點,采用微指令流水執行等技術,設計了"LongtiumC2"的7級流水線結構,以及與流水線相關的處理機制和精確中斷的實現機制,實現了一個具有較高性能的CISC微處理器的流水線。仿真和綜合結果表明,該流水線設計能夠滿足"LongtiumC2"微處理器的功能和性能要求。
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